RISC-V

滿足新一代運算需求

透過 RISC-V 計畫發揮資料的力量

這個開放原始碼模型已得到 Linux 試用並大獲成功，RISC-V 如今為其推出了硬體平台來啟動新一代的創新。另一個原因在於，RISC-V 提供無可比擬的可組態性。憑藉 RISC-V 的開放式協作與靈活性，Western Digital 得以打造專用於以資料為中心的應用程式的處理器。

RISC-V 屬於開放式 ISA，它將開啟處理器創新的紀元。

報告

市場趨勢：基於 RISC-V 的定制 IC 將實現具有成本效益的物聯網產品差異化1

Gartner 關於物聯網和商業環境中 RISC-V 勢頭的報告

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技術簡介

RISC-V 和開放原始碼硬體解決新電腦需求

下載 Western Digital 投資的 RISC-V 計畫摘要。

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文章

RISC-V 實施之旅2

從歷史角度審視 RISC-V 的進展和未來

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報告：Linley Group Microprocessor Report

WD 推出自己的 RISC-V Core3

Western Digital 向其他人開放超標量 SweRV CPU 來源。

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產業文章

以資料為中心的應用程式如何利用 RISC-V 處理器創新4

RISC-V 不僅是處理器 ISA。該規範的開放性支援新的運算架構，例如 OmniXtend。

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軟體基礎架構

Western Digital 韌體基礎架構 (抽象層韌體)

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活動

RISC-V 基金會定期舉辦活動和研討會。參加您附近的活動。

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精選影片

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策略創新：Western Digital 的 RISC-V

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2020 年 RISC-V 高峰會：RISC-V 的進軍

討論新一代儲存和運算的 Western Digital 2020 年 RISC-V 高峰會專題演講。Siva Sivaram 討論了 Western Digital 在原型 SSD 中的第一個 RISC-V SweRV Core SoC。更新 SweRV Core 系列，並邀請合作制定異構處理的統一記憶體標準。

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RISC-V SweRV Core 系列概覽

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2019 年 RISC-V 高峰會：SweRV Core 路線圖

關於 Western Digital 全新 RISC-V SweRV Core EH2 和 EL2 的技術詳細資料。

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2020 年 RISC-V 高峰會：開放原始碼硬體路線圖 - CHIPS Alliance 主席 Zvonimir Bandic

RISC-V 開放式 ISA 啟用了新一代的處理架構。現在有一個開放的硬體團隊 (即 CHIPS Alliance)，機構、非營利組織、個人和學術界可以在其中合作解決新一代處理挑戰。查看 CHIPS Alliance 已經完成的里程碑，瞭解我們的路線圖和開放原始碼硬體的未來願景。

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2019 年 RISC-V 高峰會：RISC-V 和 Chips Alliance 滿足新的運算需求

CHIPS Alliance 在 2019 年 RISC-V 高峰會上的專題演講，其中將介紹與組織及與開發工作相關的最新資訊。

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如何使用 RISC-V 和 Tofino 設定 OmniXtend 一致性記憶體架構示範

詳細介紹如何設定 OmniXtend 示範的影片。此示範中使用兩塊 FPGA 板和一個程式化設計的乙太網交換器。其中說明了 FPGA 板的程式和需要在交換器上執行的 P4 代碼。

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2020 年 RISC-V 高峰會：Omnixtend Boot 通訊協定和一致性擴充 - Western Digital Corporation 的 Dejan Vucinic

OmniXtend 已成構建多插槽 RISC-V 系統的實際標準。CHIPS Alliance 互連工作組最近經過努力產生了初始化和組態通訊協定的定義，該它能夠構建任意大小的大規模並行系統。

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2019 年 RISC-V 高峰會：由 RISC-V 提供支援，以記憶體為中心的開源一致性架構

針對 OmniXtend (基於快取一致性乙太網路的記憶體架構) 的技術更新。

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2020 年 RISC-V 高峰會：32 位元 glibc 連接埠位於何處？ - Western Digital 的 Alistair Francis

本次演講將涵蓋 Y2038 Unix Epoch 溢出問題，以及正在採取哪些措施來解決該問題。它將描述這如何以及為什麼適用於 32 位元 RISC-V glibc 連接埠。

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2019 年 RISC-V 高峰會：冠名贊助商 Western Digital 展示 GCC 編譯器代碼大小密度

針對 RISC-V 的最新 GCC 代碼密度改善。

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2019 年 RISC-V 高峰會：冠名贊助商 Western Digital 展示 RISC V Hypervisor 支援

針對 QEMU 的技術更新及針對 RISC-V 的 Hypervisor 支援。

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前瞻性聲明
此網頁可能包含前瞻性聲明，包括但不限於有關我們產品和技術組合、我們產品的功能、容量、應用和市場、我們的策略和增長機會以及市場趨勢的聲明。這些前瞻性聲明可能受到風險和不確定性因素的影響，從而會導致實際結果與前瞻性聲明中表達或暗示的結果存在實質上的差異。Western Digital Corporation 向證券和交易委員會備案的檔案中更完整地討論了這些風險和不確定性因素，包括我們最近提交的定期報告，請您多加留意。在此提醒讀者勿對此等前瞻性聲明過分依賴，本公司不承擔因後續事件或環境變遷而需更新此等前瞻性聲明之義務，法律要求者除外。

揭露資訊
1. 資料來源：市場趨勢：基於 RISC-V 的定制 IC 將實現具有成本效益的物聯網產品差異化，Amy Teng (Gartner，6/5/2020)
2. 資料來源：RISC-V 實施之旅，Ted Marena (AllAboutCircuits.com，9/10/2019)
3. 資料來源：WD 推出自己的 RISC-V Core (Microprocessor Report，2/4/2019)。
4. 資料來源：以資料為中心的應用程式如何利用 RISC-V 處理器創新，Ted Marena (AllAboutCircuits.com，3/20/2019)
5. 資料來源：CHIP Alliance 的全新增強式 SweRV Core 可供所有人免費使用 (CHIP Alliance，5/14/2020)