RISC-V

ตอบโจทย์ข้อกำหนดในการประมวลผลรุ่นใหม่

ปลดปล่อยพลังแห่งข้อมูลผ่านโครงการริเริ่ม RISC-V

ปัจจุบันโมเดลโอเพ่นซอร์ส ที่พิสูจน์ด้วยความสำเร็จของ Linux® มีแพลตฟอร์มฮาร์แวร์แล้วใน RISC-V เพื่อช่วยสร้างนวัตกรรมรุ่นใหม่ อีกเหตุผลหนึ่งก็คือความสามารถในการกำหนดค่าของ RISC-V ที่ไม่มีใครเทียบได้ Western Digital ซึ่งใช้ประโยชน์จากการทำงานร่วมกันและความยืดหยุ่นของ RISC-V สามารถสร้างโปรเซสเซอร์เพื่อวัตถุประสงค์เฉพาะสำหรับแอปพลิเคชันที่ใช้ข้อมูลปริมาณมหาศาล

RISC-V คือ ISA แบบเปิดที่ช่วยสร้างนวัตกรรมของโปรเซสเซอร์ยุคใหม่

รายงาน

แนวโน้มตลาด: RISC-V ที่ใช้ IC แบบกำหนดเองจะช่วยมอบผลิตภัณฑ์ IoT ที่คุ้มค่าและแตกต่างจากที่อื่นๆ1

รายงานของ Gartner เกี่ยวกับศักยภาพของ RISC-V ในการใช้งาน IoT และสภาพแวดล้อมทางธุรกิจ

เรียนรู้เพิ่มเติม

สรุปข้อมูลทางเทคนิค

RISC-V และฮาร์ดแวร์โอเพ่นซอร์สสามารถรับมือกับข้อกำหนดใหม่ในการประมวลผล

ดาวน์โหลดสรุปข้อมูลเกี่ยวกับโครงการริเริ่ม RISC-V ที่ Western Digital ลงทุน

ดาวน์โหลด

บทความ

เส้นทางของการนำ RISC-V มาใช้2

ทบทวนพัฒนาการและอนาคตของ RISC-V

ดูเอกสาร

รายงาน: รายงาน Linley Group Microprocessor

WD เปิดตัว RISC-V Core3

Western Digital เปิดข้อมูล Superscalar SweRV CPU Source

ดูเอกสาร

บทความทางอุตสาหกรรม

แอปพลิเคชันที่ใช้ข้อมูลปริมาณมากสามารถสร้างเงินทุนจากนวัตกรรมโปรเซสเซอร์ RISC-V ได้อย่างไร4

RISC-V ไม่ใช่แค่ ISA โปรเซสเซอร์ ลักษณะแบบเปิดของข้อมูลจำเพาะนี้ช่วยสร้างสถาปัตยกรรมระบบประมวลผลแบบใหม่ เช่น OmniXtend

ดูเอกสาร

โครงสร้างพื้นฐานซอฟต์แวร์

โครงสร้างพื้นฐานเฟิร์มแวร์ Western Digital (เฟิร์มแวร์ Abstraction Layer)

ดาวน์โหลด

กิจกรรม

RISC-V Foundation จัดงานกิจกรรมและเวิร์กช็อปต่างๆ เป็นประจำ เข้าร่วมในงานกิจกรรมใกล้บ้านคุณ

เรียนรู้เพิ่มเติม

วิดีโอเด่น

วิดีโอ

นวัตกรรมเชิงกลยุทธ์: RISC-V ที่ Western Digital

เรียนรู้เพิ่มเติม

วิดีโอ

การประชุมสุดยอด RISC-V ปี 2020: กระแส RISC-V

การประชุมสุดยอด RISC-V ปี 2020 ของ Western Digital ได้มีการหารือกันเกี่ยวกับอุปกรณ์จัดเก็บข้อมูลและระบบประมวลผลรุ่นต่อไป Siva Sivaram ได้พูดถึง RISC-V SweRV Core SoC รุ่นแรกของ Western Digital ใน SSD ต้นแบบ ข้อมูลล่าสุดเกี่ยวกับผลิตภัณฑ์ตระกูล SweRV Core และคำเชิญให้มาทำงานร่วมกันบนมาตรฐานหน่วยความจำแบบรวมสำหรับการประมวลผลที่ต่างกัน

เรียนรู้เพิ่มเติม

วิดีโอ

ภาพรวมของผลิตภัณฑ์ตระกูล RISC-V SweRV Core

เรียนรู้เพิ่มเติม

วิดีโอ

การประชุมสุดยอด RISC-V ปี 2019: แผนที่เส้นทางของ SweRV Core

รายละเอียดทางเทคนิคเกี่ยวกับ RISC-V SweRV Core EH2 และ EL2 ใหม่ของ Western Digital

เรียนรู้เพิ่มเติม

วิดีโอ

การประชุมสุดยอด RISC-V ปี 2020: แผนที่เส้นทางของฮาร์ดแวร์โอเพ่นซอร์ส - Zvonimir Bandic ประธานกรรมการของ CHIPS Alliance

ISA แบบเปิดของ RISC-V ช่วยให้เกิดสถาปัตยกรรมการประมวลผลรุ่นใหม่ ปัจจุบันมีกลุ่มฮาร์ดแวร์แบบเปิด นั่นคือ CHIPS Alliance ที่องค์กรต่างๆ รวมถึงองค์กรไม่แสวงหากำไร บุคคล และสถาบันทางวิชาการสามารถร่วมมือกันเพื่อแก้ไขความท้าทายของการประมวลผลในอนาคต ดูการบรรลุเป้าหมายที่ผ่านมาของ CHIPS Alliance และเรียนรู้เพิ่มเติมเกี่ยวกับแผนที่เส้นทางและวิสัยทัศน์ของเราเกี่ยวกับฮาร์ดแวร์แบบโอเพ่นซอร์ส

เรียนรู้เพิ่มเติม

วิดีโอ

การประชุมสุดยอด RISC-V ปี 2019: RISC-V และ Chips Alliance รับมือกับข้อกำหนดการประมวลผลแบบใหม่

คำกล่าวที่สำคัญของ CHIPS Alliance ในการประชุมสุดยอด RISC-V ปี 2019 ที่อธิบายถึงองค์กรและความพยายามล่าสุดในการพัฒนา

เรียนรู้เพิ่มเติม

วิดีโอ

วิธีการจัดทำการสาธิตโครงข่ายหน่วยความจำแบบเชื่อมโยง OmniXtend ด้วย RISC-V และ Tofino

วิดีโอที่ชี้แจงรายละเอียดวิธีการจัดทำการสาธิต OmniXtend การสาธิตนี้ใช้บอร์ด FPGA สองชุดและสวิตช์อีเธอร์เน็ตที่ตั้งโปรแกรมได้ โดยอธิบายถึงวิธีการเขียนโปรแกรมของบอร์ด FPGA และโค้ด P4 ที่จำเป็นในการเรียกใช้งานสวิตช์

เรียนรู้เพิ่มเติม

วิดีโอ

การประชุมสุดยอด RISC-V ปี 2020: Omnixtend Boot Protocol และ Coherent Scaleout - Dejan Vucinic จาก Western Digital Corporation

OmniXtend ได้กลายเป็นมาตรฐานจำเป็นในการจัดทำระบบ RISC-V ที่มีหลายซ็อกเก็ต ความพยายามล่าสุดภายใน Interconnects Workgroup ใน CHIPS Alliance ส่งผลให้มีการกำหนดการเริ่มต้นใช้งานและโปรโตคอลการกำหนดค่า ที่ช่วยให้สามารถสร้างระบบคู่ขนานจำนวนมากได้ในทุกขนาด

เรียนรู้เพิ่มเติม

วิดีโอ

การประชุมสุดยอด RISC-V ปี 2019: RISC-V ช่วยให้เกิดสถาปัตยกรรมแบบเปิดและแบบรวมศูนย์หน่วยความจำที่เชื่อมโยง (Coherent Memory Centric Architecture)

อัปเดตข้อมูลทางเทคนิคของ OmniXtend โครงข่ายหน่วยความจำที่ใช้อีเธอร์เน็ตซึ่งเชื่อมโยงกับแคช

เรียนรู้เพิ่มเติม

วิดีโอ

การประชุมสุดยอด RISC-V ปี 2020: พอร์ต Glibc 32 บิตอยู่ที่ไหน - Alistair Francis จาก Western Digital

การพูดคุยนี้ครอบคลุมปัญหาข้อมูลล้นของ Y2038 Unix Epoch และวิธีการแก้ไข โดยจะอธิบายว่าสิ่งนี้มีผลกับพอร์ต RISC-V Glibc 32 บิตอย่างไรและเพราะเหตุใด

เรียนรู้เพิ่มเติม

วิดีโอ

การประชุมสุดยอด RISC-V ปี 2019: ผู้อุปถัมภ์หลัก Western Digital นำเสนอความหนาแน่นเชิงขนาดของ GCC Compiler Code

การปรับปรุงความหนาแน่นของ GCC Code ล่าสุดสำหรับ RISC-V

เรียนรู้เพิ่มเติม

วิดีโอ

การประชุมสุดยอด RISC-V ปี 2019: ผู้อุปถัมภ์หลัก Western Digital นำเสนอการสนับสนุน RISC V Hypervisor

ข้อมูลอัปเดตทางเทคนิคเกี่ยวกับ QEMU และการสนับสนุนไฮเปอร์ไวเซอร์สำหรับ RISC-V

เรียนรู้เพิ่มเติม

คำแถลงเกี่ยวกับการคาดการณ์ในอนาคต
หน้าเว็บนี้อาจมีคำแถลงเกี่ยวกับการคาดการณ์อนาคต ซึ่งรวมถึงแต่ไม่จำกัดเฉพาะคำแถลงเกี่ยวกับกลุ่มผลิตภัณฑ์และเทคโนโลยีของเรา ความจุ ขีดความสามารถและการใช้งาน รวมถึงการตลาดผลิตภัณฑ์ของเรา กลยุทธ์ของเรา และโอกาสในการเติบโต ตลอดจนแนวโน้มตลาด คำแถลงเกี่ยวกับการคาดการณ์อนาคตเหล่านี้อยู่ภายใต้ความเสี่ยงและความไม่แน่นอน ซึ่งอาจทำให้ผลลัพธ์ที่แท้จริงแตกต่างอย่างมีนัยสำคัญจากที่ได้ระบุโดยชัดแจ้งหรือโดยนัยในคำแถลงเกี่ยวกับการคาดการณ์อนาคตดังกล่าว ความเสี่ยงและความไม่แน่นอนได้กล่าวไว้อย่างครบถ้วนในรายงานของ Western Digital Corporation ที่ยื่นต่อคณะกรรมการกำกับหลักทรัพย์และตลาดหลักทรัพย์ รวมถึงรายงานตามรอบเวลาฉบับล่าสุดของเรา ซึ่งคุณสามารถอ่านรายละเอียดได้ ขอให้ผู้อ่านใช้ความระมัดระวังที่จะไม่พึ่งพาคำแถลงเกี่ยวกับการคาดการณ์อนาคตเหล่านี้มากเกินไป และเราไม่มีหน้าที่จะต้องปรับปรุงคำแถลงเกี่ยวกับการคาดการณ์อนาคตเหล่านี้เพื่อสะท้อนถึงเหตุการณ์หรือสภาวะที่เกิดขึ้นตามมาแต่อย่างใด เว้นแต่กฎหมายกำหนดให้ต้องทำเช่นนั้น

รายละเอียดข้อมูล
1. ที่มา: แนวโน้มตลาด: Custom ICs Based on RISC-V Will Enable Cost-Effective IoT Product Differentiation by Amy Teng (Gartner, 6/5/2020)
2. ที่มา: The Journey of RISC-V Implementation by Ted Marena (AllAboutCircuits.com, 9/10/2019)
3. ที่มา: WD Rolls its own RISC-V Core (Microprocessor report, 2/4/2019).
4. ที่มา: How Data-Centric Applications Can Capitalize on RISC-V Processor Innovation by Ted Marena (AllAboutCircuits.com, 3/20/2019).
5. ที่มา: CHIP Alliance’s Newly Enhanced SweRV Cores Available to All for Free (CHIP Alliance, 5/14/2020)