RISC-V

Соответствие требованиям к вычислительным устройствам следующего поколения

Раскрытие возможностей данных с помощью инициатив RISC-V

Модель с открытым исходным кодом, подтвержденная успехом Linux®, теперь имеет аппаратную платформу в RISC-V, позволяющую внедрять инновации следующего поколения. Второй причиной является то, что RISC-V обеспечивает непревзойденную конфигурацию. Применяя универсальность RISC-V и открытое взаимодействие, Western Digital может создавать процессоры для программ, ориентированных на данные.

RISC-V — это открытая архитектура набора команд (ISA), открывающая новую эру инноваций в разработке процессоров.

Ядра серии RISC-V SweRV

Лучшие по быстродействию встроенные ядра RISC-V

Компания Western Digital разработала четыре ядра RISC-V, 64-разрядное многокомпонентное ядро SweRV Core EHX3 и три 32-разрядных ядра SweRV Core EH1, EH2 и EL2.

В ближайшем будущем ядра SweRV будут использоваться в различных продуктах Western Digital. 32-битные ядра имеют открытый исходный код, который доступен на сервисе github CHIPS Alliance.

CHIPS Alliance — это организация, которая разрабатывает аппаратные средства с открытым исходным кодом и инструменты проектирования программного обеспечения с открытым исходным кодом. Это среда создана для совместной деятельности без ограничений и снижает стоимость разработки RTL.

SweRV Core EHX3

SweRV Core EHX3 — это 64-разрядное многокомпонентное ядро с 9 этапами конвейера.

Архитектура ядра SweRV Core EHX3

Многоядерная реализация SweRV Core EHX3 с Tilelink.

SweRV Core EH1

Ядро SweRV Core EH1 от Western Digital — это 32-разрядное 2-процессорное суперскалярное 9-этапное конвейерное ядро.

SweRV Core EH2

Ядро SweRV Core EH2 создано на основе EH1, но для усиления быстродействия добавлена возможность двухпоточности.

SweRV Core EL2

SweRV Core EL2 — это ядро меньшего размера со средним быстродействием. Оно разработано для замены конечных механизмов и других логических функций в системе на кристалле (SoC).

Название ядра	Тип RISC-V	Стадии конвейера	Потоки	Размер / Технология TSMC	CoreMark/МГц
SweRV CPU EHX3	RV64GBC	9 стадий, запуск двух инструкций	Единичное исполнение	-	6
SweRV Core EH1	RV32IMC	9 стадий, запуск двух инструкций	Единичное исполнение	0,11 мм / 28 нм	5,7
SweRV Core EH2	RV32IMAC	9 стадий, запуск двух инструкций	Единичное исполнение	-	6
SweRV Core EH2	RV32IMAC	9 стадий, запуск двух инструкций	Двойное исполнение	0,067 / 16 нм	7,8
SweRV Core EL2	RV32IMC	4 стадии, запуск одной инструкции	Единичное исполнение	0,023 / 16 нм	4,3

OmniXtend

Напрямую к кэшам через матрицу Commodity Fabric

OmniXtend от Western Digital — это открытый протокол, обеспечивающий когерентность кэша, в котором используются возможности программирования современных коммутаторов Ethernet, позволяющие кэшам процессоров, контроллерам памяти и ускорителям обмениваться сообщениями о когерентности непосредственно через совместимую с Ethernet матрицу.

Это открытое решение для эффективного подключения энергонезависимой памяти к процессорам, которое предлагает потенциальную поддержку будущих усовершенствованных коммутационных сетей, соединяющих компоненты вычислений, хранения, памяти и ввода-вывода.

Диаграмма высокого уровня, показывающая основную память в виде матрицы

OmniXtend строится на протоколе когерентности TileLink, что позволяет масштабировать его за пределы чипа процессора. Возможность программирования плоскости данных OmniXtend позволяет быстро запускать будущие усовершенствования протокола на объектах, не требуя нового системного программного обеспечения или новых интегральных схем ASIC. Дальнейшее развитие OmniXtend будет осуществляться в организации CHIPS Alliance.

Пример блок-схемы реализации системы OmniXtend с 8-ядерным процессором, ускорителем машинного обучения, подключенным через Ethernet-коммутатор к основной памяти.

Подробную информацию можно найти на сайте https://github.com/chipsalliance/omnixtend.

Отчет

Рыночные тенденции: Индивидуализированные ИС на основе RISC-V обеспечат рентабельную дифференциацию продуктов Интернета вещей¹

Отчет Gartner о развитии RISC-V в Интернете вещей и бизнес-средах

Подробнее

Краткий обзор технологий

RISC-V и аппаратное обеспечение с открытыми спецификациями обеспечивают соответствие новым требованиям к вычислениям

Скачайте краткую информацию об инициативах RISC-V, в которые инвестировала компания Western Digital.

Загрузка

Статья

Процесс внедрения RISC-V²

Взгляд на историю развития и будущее для RISC-V

Просмотреть документ

Отчет: Отчет о микропроцессоре Linley Group

WD выпускает собственное ядро RISC-V³

Western Digital открывает для других исходный код суперскалярного процессора SweRV.

Просмотреть документ

Отраслевая статья

Как программы, ориентированные на данные, могут извлечь выгоду из инновационных процессоров RISC-V⁴

RISC-V — это больше, чем архитектура набора команд для процессоров. Открытые технические требования позволяют создавать новые вычислительные конструкции, такие как OmniXtend.

Просмотреть документ

Инфраструктура ПО

Инфраструктура микропрограмм Western Digital (микропрограмма абстрактного уровня)

Загрузка

События

Фонд RISC-V Foundation регулярно проводит мероприятия и семинары. Примите участие в мероприятии рядом с вами.

Подробнее

Избранные видео

Видео

Стратегические инновации: RISC-V в Western Digital

Подробнее

Видео

Саммит RISC-V в 2020 году: развитие RISC-V

Основной доклад саммита Western Digital о RISC-V в 2020 году, посвященный системам хранения и вычислений следующего поколения. Сива Сиварам обсуждает первую систему на кристалле (SoC) на базе ядра RISC-V SweRV от Western Digital в прототипе твердотельного накопителя. Обновления серии ядер SweRV и приглашение к совместной работе над единым стандартом памяти для гетерогенных вычислений.

Подробнее

Видео

Обзор ядер серии RISC-V SweRV

Подробнее

Видео

Саммит RISC-V в 2019 году: структура ядер SweRV

Технические сведения о новых ядрах RISC-V SweRV Core EH2 и EL2 от Western Digital.

Подробнее

Видео

Саммит RISC-V в 2020 году: Структура оборудования с открытым исходным кодом — Звонимир Бандич, председатель CHIPS Alliance

Открытая архитектура набора команд RISC-V позволила создать новое поколение архитектур обработки. В настоящее время существует группа CHIPS Alliance, выпускающая открытое программное обеспечение, в которой коммерческие и некоммерческие организации, частные лица и научные круги могут сотрудничать для решения задач обработки данных нового поколения. Ознакомьтесь с этапами, которых уже достиг проект CHIPS Alliance, и узнайте о нашем плане действий и будущем виденье аппаратного обеспечения с открытым исходным кодом.

Подробнее

Видео

Саммит RISC-V в 2019 году: RISC-V и Chips Alliance отвечают новым требованиям к вычислительной технике

Основной доклад CHIPS Alliance на саммите RISC-V 2019, объясняющий организацию и последние разработки.

Подробнее

Видео

Как настроить демонстрационную структуру когерентной памяти OmniXtend с помощью RISC-V и Tofino

Подробное видео с объяснениями, как настроить демонстрационную версию OmniXtend. В этой демонстрационной версии используются две платы FPGA и программируемый коммутатор Ethernet. В этом видео объясняется программирование плат FPGA и код P4, необходимый для работы на коммутаторе.

Подробнее

Видео

Саммит RISC-V в 2020 году: Протокол загрузки Omnixtend и когерентное масштабирование — Деян Вучиник, Western Digital Corporation

Протокол OmniXtend фактически стал стандартом для создания многопроцессорных систем RISC-V. Недавние разработки рабочей группы Interconnects в CHIPS Alliance привели к определению протокола инициализации и конфигурации, который позволяет создавать массивно-параллельные системы произвольного размера.

Подробнее

Видео

Саммит RISC-V в 2019 году: Открытая и когерентная архитектура, ориентированная на память, на базе RISC-V

Техническое обновление OmniXtend, когерентной кэш-памяти на основе Ethernet.

Подробнее

Видео

Саммит RISC-V в 2020 году: Где 32-битный порт Glibc? — Алистер Фрэнсис, Western Digital

В этом докладе будет рассказано о проблеме перенасыщения потока Unix Epoch Y2038 и о том, какие действия предпринимаются для ее устранения. В нем будет описано, как и почему это применимо к 32-битному порту RISC-V glibc.

Подробнее

Видео

Саммит RISC-V в 2019 году: Главный спонсор Western Digital представляет компилятор GCC с улучшениями плотности кода

Последние улучшения плотности кода GCC для RISC-V.

Подробнее

Видео

Саммит RISC-V в 2019 году: Главный спонсор Western Digital представляет поддержку гипервизора RISC V

Техническое обновление по QEMU и поддержке гипервизора для RISC-V.

Подробнее

Прогнозы
На этой веб-странице могут содержаться прогнозы, в том числе касающиеся нашего ассортимента продуктов и технологий, мощностей, возможностей и приложений, рынка для наших продуктов, наших стратегий и возможностей роста, а также рыночных тенденций. Эти прогнозы – рискованные и неопределенные, и могут привести к тому, что фактические результаты будут существенно отличаться от тех, которые выражены или подразумеваются в прогнозных заявлениях. Риски и неопределенности более подробно обсуждаются в документах Western Digital Corporation, поданных в Комиссию по ценным бумагам и биржам, включая наш последний периодический отчет, на который мы хотим обратить ваше внимание. Читателей предупреждают, чтобы они не слишком полагались на эти прогнозы, и мы не берем на себя никаких обязательств по их обновлению для отражения последующих событий или обстоятельств, за исключением случаев, предусмотренных законом.

Оговорки
1. Источник: Рыночные тенденции: Индивидуализированные ИС на основе RISC-V обеспечат рентабельную дифференциацию продуктов Интернета вещей. – Эми Тенг (Gartner, 05.06.2020)
2. Источник: Процесс внедрения RISC-V. – Тед Марен (AllAboutCircuits.com, 10.09.2019 г.)
3. Источник: WD выпускает собственное ядро RISC-V (отчет о микропроцессорах, 04.02.2019 г.)
4. Источник: Как программы, ориентированные на данные, могут извлечь выгоду из инновационных процессоров RISC-V. – Тед Марен (AllAboutCircuits.com, 20.03.2019 г.).
5. Источник: Новые усовершенствованные ядра SweRV от CHIP Alliance доступны всем бесплатно (CHIP Alliance, 14.05.2020)

RISC-V

Раскрытие возможностей данных с помощью инициатив RISC-V

RISC-V — это открытая архитектура набора команд (ISA), открывающая новую эру инноваций в разработке процессоров.