RISC-V

Atendendo os Requisitos da Computação de Última Geração

Liberando o poder dos dados através das iniciativas RISC-V

O modelo de código aberto, comprovado pelo sucesso do Linux®, agora conta com uma plataforma de hardware em RISC-V para possibilitar a próxima geração de inovação. Outra razão é que a possibilidade de configuração que o RISC-V oferece é incomparável. Aproveitando a colaboração aberta e a flexibilidade do RISC-V, a Western Digital pode criar processadores desenvolvidos especificamente para aplicativos centrados em dados.

O RISC-V é um ISA aberto que permite uma nova era de inovação em processadores.

Vídeos em Destaque

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RISC-V 2020 Summit: A Marcha do RISC-V

Apresentação da Western Digital no 2020 RISC-V Summit discutindo a próxima geração de armazenamento e computação. Siva Sivaram discute o primeiro RISC-V SweRV Core SoC da Western Digital em um protótipo de SSD. Atualizações sobre a família SweRV Core e um convite para colaborar em um padrão de memória unificado para processamento heterogêneo.

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RISC-V Summit 2020: O Mapa do Hardware de Código Aberto - Zvonimir Bandic, Chairman, CHIPS Alliance

O ISA aberto RISC-V permitiu uma nova geração de arquiteturas de processamento. Agora existe um grupo de hardware aberto, CHIPS Alliance, onde organizações, organizações sem fins lucrativos, indivíduos e universidades podem colaborar para resolver a próxima geração de desafios de processamento. Veja os marcos que a CHIPS Alliance já alcançou e conheça nosso roteiro e visão de futuro para hardware de código aberto.

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RISC-V Summit 2019: RISC-V e Chips Alliance Abordam Novos Requisitos de Computação

Palestra da CHIPS Alliance no RISC-V Summit 2019 explicando a organização e os esforços de desenvolvimento mais recentes.

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Como configurar a demonstração de malha de memória coerente OmniXtend com RISC-V e Tofino

Um vídeo detalhado explicando como configurar uma demonstração do OmniXtend. Esta demonstração usa duas placas FPGA e um switch Ethernet programável. Explica a programação das placas FPGA e o código P4 necessário para executar no switch.

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RISC-V Summit 2020: Protocolo de Inicialização Omnixtend e Scaleout Coerente - Dejan Vucinic, Western Digital Corporation

O OmniXtend tornou-se o padrão de fato para a construção de sistemas RISC-V multi-socket. Esforços recentes dentro do Interconnects Workgroup na CHIPS Alliance resultaram na definição de um protocolo de inicialização e configuração que permite a construção de sistemas massivamente paralelos de tamanho arbitrário.

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RISC-V Summit 2019: Uma Arquitetura Centrada na Memória Aberta e Coerente Permitida pelo RISC-V

Atualização técnica no OmniXtend, uma malha de memória baseada em Ethernet coerente com cache.

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RISC-V Summit 2020: Onde Está a Porta Glibc de 32 bits? - Alistair Francis, Western Digital

Esta palestra abordará o problema de overflow do Y2038 Unix Epoch e o que está sendo feito para corrigi-lo. Ela descreverá como e por que isso se aplica à porta glibc do RISC-V de 32 bits.

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Declarações Prospectivas
Esta página da web pode conter declarações prospectivas, incluindo, mas não se limitando a, declarações sobre nosso portfólio de produtos e tecnologias, as capacidades, capacitações e aplicações, e mercado para nossos produtos, nossas estratégias e oportunidades de crescimento e tendências de mercado. Essas declarações prospectivas estão sujeitas a riscos e incertezas que podem fazer com que os resultados reais sejam materialmente diferentes daqueles expressos ou implícitos nas declarações prospectivas. Os riscos e incertezas são discutidos mais detalhadamente nos registros da Western Digital Corporation junto à Securities and Exchange Commission, incluindo nosso relatório periódico mais recentemente arquivado, para o qual sua atenção é direcionada. Os leitores são advertidos a não depositar confiança indevida nessas declarações prospectivas e não assumimos nenhuma obrigação de atualizar essas declarações prospectivas para refletir eventos ou circunstâncias subsequentes, exceto conforme exigido por lei.

Informações
1. Fonte: Market Trends: Custom ICs Based on RISC-V Will Enable Cost-Effective IoT Product Differentiation por Amy Teng (Gartner, 6/5/2020)
2. Fonte: The Journey of RISC-V Implementation por Ted Marena (AllAboutCircuits.com, 9/10/2019)
3. Fonte: WD Rolls its own RISC-V Core (Microprocessor report, 2/4/2019).
4. Fonte: How Data-Centric Applications Can Capitalize on RISC-V Processor Innovation por Ted Marena (AllAboutCircuits.com, 3/20/2019).
5. Fonte: CHIP Alliance’s Newly Enhanced SweRV Cores Available to All for Free (CHIP Alliance, 5/14/2020)