RISC-V

Voorzien in de computerbehoeften van de volgende generatie

Ontketen de kracht van gegevens via RISC-V-initiatieven

Het open-source model, dat zich heeft bewezen via het succes van Linux®, beschikt nu over een hardwareplatform in RISC-V om innovaties van de volgende generatie mogelijk te maken. Een andere reden is dat de configureerbaarheid die RISC-V biedt zijn weerga niet kent. Door gebruik te maken van de open samenwerking en flexibiliteit van RISC-V, kan Western Digital processoren vervaardigen die speciaal zijn gebouwd voor gegevensgerichte toepassingen.

RISC-V is een open ISA die een nieuw tijdperk van processorinnovatie mogelijk maakt.

Uitgelichte video’s

Video

Topconferentie over RISC-V in 2020: The March of RISC-V

Keynote van Western Digital tijdens de topconferentie over RISC-V in 2020 waarin opslag- en computercapaciteit van de volgende generatie werd besproken. Siva Sivaram bespreekt de eerste RISC-V SweRV Core SoC van Western Digital in een prototype-SSD. Updates voor de SweRV Core-familie en een uitnodiging om mee te werken aan een geharmoniseerde geheugennorm voor heterogene verwerking.

Meer informatie

Video

Topconferentie over RISC-V in 2020: The Open Source Hardware Roadmap - Zvonimir Bandic, voorzitter van CHIPS Alliance

De RISC-V open ISA heeft een nieuwe generatie van verwerkingsarchitecturen mogelijk gemaakt. Er bestaat nu een groep voor open hardware, de CHIPS Alliance, waarin organisaties, non-profits, individuen en de academische wereld kunnen samenwerken om de volgende generatie van verwerkingsuitdagingen op te lossen. Bekijk de mijlpalen die de CHIPS Alliance al heeft bereikt en kom meer te weten over onze routekaart en toekomstvisie voor open-source hardware.

Meer informatie

Video

Topconferentie over RISC-V in 2019: RISC-V and Chips Alliance Address new Compute Requirements

Keynote van CHIPS Alliance tijdens de topconferentie over RISC-V in 2019 waarin de organisatie en de allernieuwste ontwikkelingsinspanningen de revue passeren.

Meer informatie

Video

How to set up OmniXtend coherent memory fabric demo with RISC-V and Tofino

Een gedetailleerde video waarin wordt uitgelegd hoe een OmniXtend-demo kan worden opgezet. Deze demo maakt gebruik van twee FPGA-printplaten en een programmeerbare Ethernet-switch. Er wordt uitleg gegeven over de programmering van de FPGA-printplaten en de P4-code die nodig is voor uitvoering op de switch.

Meer informatie

Video

Topconferentie over RISC-V in 2020: Omnixtend Boot Protocol and Coherent Scaleout - Dejan Vucinic, Western Digital Corporation

OmniXtend is uitgegroeid tot de de facto standaard voor het bouwen van multi-socket RISC-V-systemen. Recent inspanningen binnen de Interconnects Workgroup in de CHIPS Alliance resulteerden in de definitie van een initialisatie- en configuratieprotocol dat de bouw van massief parallelle systemen van willekeurige grootte mogelijk maakt.

Meer informatie

Video

Topconferentie over RISC-V in 2019: An Open and Coherent Memory Centric Architecture Enabled by RISC-V

Technische update van OmniXtend, een cache-coherente geheugenfabric op basis van Ethernet.

Meer informatie

Video

Topconferentie over RISC-V in 2020: Where Is the 32-Bit Glibc Port? - Alistair Francis, Western Digital

Tijdens deze presentatie komt het Y2038 Unix Epoch-overflowprobleem aan bod en wordt aangegeven wat er wordt gedaan om het te verhelpen. Er wordt beschreven hoe en waarom dit van toepassing is op de 32-bits RISC-V glibc-poort.

Meer informatie

Toekomstgerichte verklaringen
Deze webpagina bevat mogelijk toekomstgerichte verklaringen met inbegrip van, maar niet beperkt tot, verklaringen over onze product- en technologieportfolio, de capaciteiten, mogelijkheden en toepassingen van, en de markt voor, onze producten, onze strategieën en groeikansen, en markttrends. Voor deze toekomstgerichte verklaringen gelden risico’s en onzekerheden die ertoe kunnen leiden dat de werkelijke resultaten materieel afwijken van de resultaten die tot uitdrukking worden gebracht in of worden geïmpliceerd door de toekomstgerichte verklaringen. De risico’s en onzekerheden worden in meer detail besproken in de verklaringen die Western Digital Corporation heeft ingediend bij de Securities and Exchange Commission, met inbegrip van ons meest recent ingediende periodieke verslag, waarop uw aandacht wordt gevestigd. Lezers worden gewaarschuwd niet bovenmatig te vertrouwen op deze toekomstgerichte verklaringen en wij nemen geen verplichting op ons tot het bijwerken van deze toekomstgerichte verklaringen op basis van optredende gebeurtenissen of omstandigheden, behalve voor zover de wet dit vereist.

Opmerkingen
1. Bron: Market Trends: Custom ICs Based on RISC-V Will Enable Cost-Effective IoT Product Differentiation door Amy Teng (Gartner, 05-06-2020)
2. Bron: The Journey of RISC-V Implementation door Ted Marena (AllAboutCircuits.com, 10-09-2019)
3. Bron: WD Rolls its own RISC-V Core (Microprocessor Report, 04-02-2019).
4. Bron: How Data-Centric Applications Can Capitalize on RISC-V Processor Innovation door Ted Marena (AllAboutCircuits.com, 20-03-2019).
5. Bron: CHIP Alliance’s Newly Enhanced SweRV Cores Available to All for Free (CHIP Alliance, 14-05-2020)