RISC-V

次世代のコンピューティング要件に対応

RISC-Vイニシアチブでデータのパワーを解放

Linux®の成功で実証されているとおり、オープンソースモデルは現在、RISC-Vにハードウェアプラットフォームを構え、次世代のイノベーションを解放しています。RISC-Vの設定可能能力が桁はずれに優れていることも一因です。Western Digitalは、RISC-Vのオープンなコラボレーションとフレキシビリティを活用して、データ集約型アプリケーションに特化したプロセッサを製造することができます。

RISC-Vは新時代のプロセッサイノベーションを実現するオープンISAです。

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RISC-V 2020 Summit:The March of RISC-V(RISC-V 2020 Summit:RISC-Vの前進)

Western Digital 2020 RISC-V Summitでの、次世代ストレージとコンピューティングに関する基調講演です。Siva SivaramがWestern Digital初のRISC-V SweRV Core SoCを搭載したSSDのプロトタイプについて説明します。SweRV Coreファミリーの最新情報を紹介するほか、異種プロセッサのための統一メモリ規格の共同開発について案内します。

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RISC-V Summit 2020:The Open Source Hardware Roadmap(RISC-V Summit 2020:オープンソースハードウェアのロードマップ) - CHIPS Alliance会長、Zvonimir Bandic

RISC-VのオープンISAは、新世代のプロセッシングアーキテクチャを実現しました。現在、CHIPS Allianceというオープンなハードウェアグループがあり、企業、非営利団体、個人、学術界が協力して、次世代処理の課題を解決するための共同開発を行っています。CHIPS Allianceがこれまでに達成したマイルストーンと、オープンソースハードウェアのロードマップおよび将来のビジョンについてご覧ください。

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RISC-V Summit 2019:RISC-V and Chips Alliance Address new Compute Requirements(RISC-V Summit 2019:RISC-VおよびChips Allianceが新しいコンピューティング要件に対応)

2019 RISC-V SummitでのCHIPS Allianceの基調講演で、同組織と最新の開発への取り組みについて説明してます。

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How to set up OmniXtend coherent memory fabric demo with RISC-V and Tofino(RISC-VとTofinoを使用してOmniXtendコヒーレントメモリーファブリックデモをセットアップする方法)

OmniXtendのデモの設定方法を詳しく解説したビデオです。このデモでは2基のFPGAボードとプログラム可能なイーサネットスイッチを使用しています。FPGAボードのプログラミングと、スイッチでの実行に必要なP4コードについて説明しています。

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RISC-V Summit 2020:Omnixtend Boot Protocol and Coherent Scaleout(RISC-V Summit 2020:Omnixtendのブートプロトコルとコヒーレントスケールアウト) - Western Digital Corporation、Dejan Vucinic

OmniXtendは、マルチソケットのRISC-Vシステムを構築するためのデファクトスタンダードとなっています。Interconnects WorkgroupにおけるCHIPS Allianceの最近の取り組みにより、任意のサイズの大規模並列システムを構築するための初期化および設定プロトコルが定義されました。

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RISC-V Summit 2019:An Open and Coherent Memory Centric Architecture Enabled by RISC-V(RISC-V Summit 2019:RISC-Vによって実現したオープンでコヒーレントなメモリ中心のアーキテクチャ)

キャッシュコヒーレントイーサネットベースのメモリファブリックであるOmniXtendの技術アップデート。

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RISC-V Summit 2020:Where Is the 32-Bit Glibc Port?(RISC-V Summit 2020:RISC-V Summit 2020:32ビットglibcへの対応) - Western Digital、Alistair Francis

この講演では、Y2038 Unix Epochのオーバーフロー問題と、それを修正するための対応策について説明します。32ビットRISC-Vのglibcポートへの適用方法とその理由についても解説します。

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RISC-V Summit 2019:Headline Sponsor Western Digital presents GCC Compiler Code Size Density(RISC-V Summit 2019:最大のスポンサーであるWestern DigitalがGCCコンパイラのコードサイズ密度を発表)

RISC-Vの最新のGCCコード密度の改善。

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RISC-V Summit 2019:Headline Sponsor Western Digital presents RISC V Hypervisor Support(RISC-V Summit 2019:最大のポンサーであるWestern DigitalがRISC Vハイパーバイザーサポートを発表)

RISC-VのQEMUおよびハイパーバイザーサポートに関する技術アップデート。

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将来の見通しに関する記述
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開示
1. 原典:「Market Trends: Custom ICs Based on RISC-V Will Enable Cost-Effective IoT Product Differentiation」(市場トレンド:RISC-VをベースとしたカスタムICによって可能になる、コスト効率のよいIoT製品の差別化)、Amy Teng(Gartner、2020年6月5日)
2. 原典:「The Journey of RISC-V Implementation」(RISC-V実装の過程)、Ted Marena(AllAboutCircuits.com、2019年9月10日)
3. 原典:「WD Rolls Its Own RISC-V Core」(WD、独自のRISC-V Coreをロールアウト)(マイクロプロセッサに関するレポート、2019年2月4日)
4. 原典:「How Data-Centric Applications Can Capitalize on RISC-V Processor Innovation」(RISC-Vプロセッサのイノベーションをデータ集約型アプリケーションに活用するには?)、Ted Marena(AllAboutCircuits.com、2019年3月20日)
5. 原典:「CHIP Alliance’s Newly Enhanced SweRV Cores Available to All for Free」(CHIP Alliance、新たに強化されたSweRV Coreを無償提供)(CHIP Alliance、2020年5月14日)