RISC-V

Memenuhi Kebutuhan Komputasi Generasi Berikutnya

Mengoptimalkan kekuatan data melalui prakarsa RISC-V

Model sumber terbuka, yang terbukti dengan kesuksesan Linux®, sekarang memiliki platform perangkat keras dalam RISC-V untuk memungkinkan inovasi generasi berikutnya. Alasan lainnya adalah bahwa potensi konfigurasi yang diberikan RISC-V tak tertandingi. Dengan memanfaatkan kolaborasi sumber terbuka dan fleksibilitas RISC-V, Western Digital dapat menciptakan prosesor yang diciptakan khusus untuk aplikasi berorientasi data.

RISC-V merupakan ISA terbuka yang mewujudkan era baru inovasi prosesor.

Lini RISC-V SweRV Core

Core RISC-V terkemuka dengan kinerja terdepan

Western Digital telah mengembangkan empat core RISC-V, SweRV Core EHX3 64 bit multicore, dan tiga core 32 bit, SweRV Core EH1, EH2, dan EL2.

SweRV Cores akan digunakan dalam berbagai macam produk Western Digital di masa mendatang. Core 32 bit telah dijadikan sumber terbuka di github CHIPS Alliance.

CHIPS Alliance merupakan organisasi yang mengembangkan peralatan desain perangkat keras sumber terbuka dan perangkat lunak sumber terbuka. Itu merupakan lingkungan kolaborasi tanpa hambatan yang menurunkan biaya pengembangan RTL.

SweRV Core EHX3

SweRV Core EHX3 merupakan core pipeline 9 tahap, kemampuan multi-core dan 64 bit.

Arsitektur SweRV Core EHX3

Implementasi multicore SweRV Core EHX3 dengan Tilelink.

SweRV Core EH1

Western Digital SweRV Core EH1 merupakan core pipeline 9 tahap, sperskalar 2 arah, dan 32-bit.

SweRV Core EH2

SweRV Core EH2 diciptakan dari EH1, tetapi ditambahkan kemampuan threading ganda untuk kinerja tambahan.

SweRV Core EL2

SweRV Core EL2 merupakan core lebih kecil dengan kinerja sedang. Core ini dirancang untuk menggantikan state machine dan fungsi logika lainnya di SoCs.

Nama Core	Jenis RISC-V	Tahap Pipeline	Thread	Ukuran @ TSMC	CoreMarks/Mhz
SweRV CPU EHX3	RV64GBC	9- masalah ganda	Tunggal	-	6
SweRV Core EH1	RV32IMC	9- masalah ganda	Tunggal	0,11mm @ 28nm	5,7
SweRV Core EH2	RV32IMAC	9- masalah ganda	Tunggal	-	6
SweRV Core EH2	RV32IMAC	9- masalah ganda	Ganda	0,067 @ 16nm	7,8
SweRV Core EL2	RV32IMC	4- masalah tunggal	Tunggal	0,023 @ 16nm	4,3

OmniXtend

Mengarahkan ke Cache melalui Fabrik Komoditas

OmniXtend dari Western Digital merupakan protokol koherensi cache terbuka yang memanfaatkan kemampuan pemrograman switch Ethernet modern untuk memungkinkan cache prosesor, pengontrol memori, dan akselerator untuk bertukar pesan koherensi secara langsung melalui fabrik yang kompatibel dengan Ethernet.

Ini merupakan solusi yang benar-benar terbuka untuk melekatkan memori persisten ke prosesor secara efisien dan menawarkan potensi dukungan fabrik canggih masa depan yang menghubungkan komputasi, penyimpanan, memori, dan komponan I/O.

Diagram tingkat tinggi yang menampilkan memori utama sebagai fabrik

OmniXtend dibangun di atas protokol koherensi TileLink, untuk menskalakan di luar chip prosesor. Kemampuan pemrograman dataplane OmniXtend memungkinkan peningkatan di masa depan agar protokol dapat segera diluncurkan di lapangan, tanpa memerlukan perangkat lunak sistem baru atau ASIC baru. Pengembangan OmniXtend lebih lanjut akan dilakukan di organisasi CHIPS Alliance.

Contoh diagram blok implementasi sistem OmniXtend dengan 8 core prosesor, akselerator pembelajaran mesin yang terhubung melalui switch ethernet ke memori utama.

Info lebih lanjut dapat ditemukan di https://github.com/chipsalliance/omnixtend.

Laporan

Tren Pasar: IC Khusus Berbasis RISC-V akan Memungkinkan Differensiasi Produk IoT yang Hemat Biaya¹

Laporan Gartner tentang momentum RISC-V dalam lingkungan bisnis dan IoT

Pelajari Selengkapnya

Ringkasan Teknis

RISC-V dan Persyaratan Komputasi Baru Alamat Perangkat Keras Sumber Terbuka

Unduh ringkasan prakarsa RISC-V yang telah diinvestasikan oleh Western Digital.

Unduh

Artikel

Perjalanan Implementasi RISC-V²

Tampilan historis kemajuan dan masa depan RISC-V

Lihat Dokumen

Laporan: Laporan Mikroprosesor Linley Group

WD Menjalankan RISC-V Core Sendiri³

Western Digital Membuka Sumber CPU SweRV Superskalar kepada orang lain.

Lihat Dokumen

Artikel Industri

Bagaimana Aplikasi Berorientasi Data dapat Memanfaatkan Inovasi Prosesor RISC-V⁴

RISC-V bukan sekadar prosesor ISA. Sifat spesifikasi yang terbuka memungkinkan terwujudnya arsitektur komputasi yang baru seperti OmniXtend.

Lihat Dokumen

Infrastruktur Perangkat Lunak

Infrastruktur Firmware Western Digital (Firmware Lapisan Abstraksi)

Unduh

Acara

RISC-V Foundation rutin menyelenggarakan acara dan lokakarya. Ikutlah acara di dekat Anda.

Pelajari Selengkapnya

Video Unggulan

Video

Inovasi Strategis: RISC-V di Western Digital

Pelajari Selengkapnya

Video

RISC-V 2020 Summit: Pergerakan RISC-V

Western Digital 2020 RISC-V Summit Keynote yang membahas penyimpanan dan komputasi generasi berikutnya. Siva Sivaram membahas RISC-V SweRV Core SoC yang pertama dari Western Digital dalam SSD purwarupa. Info terbaru untuk lini SweRV Core dan undangan untuk berkolaborasi dalam standar memori terpadu untuk pemrosesan beraneka ragam.

Pelajari Selengkapnya

Video

Ikhtisar Lini RISC-V SweRV Core

Pelajari Selengkapnya

Video

RISC-V Summit 2019: Rencana SweRV Cores

Rincian teknis tentang RISC-V SweRV Core EH2 dan EL2 yang baru dari Western Digital.

Pelajari Selengkapnya

Video

RISC-V Summit 2020: Rencana Perangkat Keras Sumber Terbuka - Zvonimir Bandic, Ketua, CHIPS Alliance

ISA sumber terbuka RISC-V telah memungkinkan terwujudnya arsitektur pemrosesan generasi baru. Sekarang ada grup perangkat keras sumber terbuka, CHIPS Alliance tempat organisasi, nirlaba, individu, dan akademisi dapat berkolaborasi untuk menyelesaikan tantangan pemrosesan generasi berikutnya. Lihat pencapaian yang berhasil dicapai oleh CHIPS Alliance dan pelajari rencana kami dan visi masa depan untuk perangkat keras sumber terbuka.

Pelajari Selengkapnya

Video

RISC-V Summit 2019: RISC-V dan Chips Alliance Memenuhi Komputasi Komputasi baru

Catatan utama CHIPS Alliance pada 2019 RISC-V Summit yang menjelaskan upaya organisasi dan perkembangan terbaru.

Pelajari Selengkapnya

Video

Cara mempersiapkan demo fabrik memori koheren OmniXtend dengan RISC-V dan Tofino

Video terperinci yang menjelaskan cara mempersiapkan demo OmniXtend. Demo ini menggunakan dua papan FPGA dan switch Ethernet yang dapat diprogram. Ini menjelaskan pemrograman FPGA dan kode P4 yang diperlukan agar berjalan pada switch.

Pelajari Selengkapnya

Video

RISC-V Summit 2020: Protokol Booting Omnixtend dan Scaleout Koheren - Dejan Vucinic, Western Digital Corporation

OmniXtend telah menjadi standar de facto untuk membangun sistem RISC-V multi-socket. Upaya terbaru di dalam Interconnects Workgroup dalam CHIPS Alliance menghasilkan penentuan protokol inisialisasi dan konfigurasi yang memungkinkan konstruksi sistem paralel ukuran arbiter secara masif.

Pelajari Selengkapnya

Video

RISC-V Summit 2019: Arsitektur Berorientasi Memori Koheren dan Terbuka yang Didukung dengan RISC-V

Info teknis terbaru tentang OmniXtend, fabrik memori berbasis Ethernet koheren cache.

Pelajari Selengkapnya

Video

RISC-V Summit 2020: Di mana Port Glibc 32-Bit? - Alistair Francis, Western Digital

Perbincangan ini akan membahas masalah overflow Y2038 Unix Epoch dan apa yang dilakukan untuk memperbaikinya. Ini akan menjelaskan bagaimana dan mengapa ini berlaku untuk port glibc RISC-V 32-bit.

Pelajari Selengkapnya

Video

RISC-V Summit 2019: Headline Sponsor Western Digital mempresentasikan Kepadatan Ukuran Kode GCC Compiler

Peningkatan kepadatan kode GCC terbaru untuk RISC-V.

Pelajari Selengkapnya

Video

RISC-V Summit 2019: Headline Sponsor Western Digital mempresentasikan Dukungan Hypervisor RISC V

Info teknis terkini tentang QEMU dan dukungan hypervisor untuk RISC-V.

Pelajari Selengkapnya

Pernyataan Berwawasan Ke Depan
Situs web ini mungkin berisi pernyataan berwawasan ke depan, termasuk, tetapi tidak terbatas pada, pernyataan mengenai porfolio produk dan teknologi kami, kapasitas, kemampuan dan aplikasi, dan pasar untuk, produk kami, strategi dan peluang pertumbuhan kami, dan tren pasar. Pernyataan berwawasan ke depan dipengaruhi risiko dan ketidakpastian yang dapat menyebabkan hasil yang sesungguhnya benar-benar berbeda dari hasil yang diharapkan atau disiratkan oleh pernyataan berwawasan ke depan. Risiko dan ketidakpastian dibahas secara lebih lanjut dalam arsip Western Digital Corporation yang diberikan kepada Komisi Bursa dan Sekuritas, termasuk laporan berkala kami yang terbaru, dan Anda akan diarahkan ke sana. Pembaca diingatkan agar tidak terlalu mengandalkan pernyataan berwawasan ke depan ini dan kami tidak punya tanggung jawab untuk memperbarui pernyataan berwawasan ke depan ini untuk mencerminkan peristiwa atau keadaan selanjutnya, kecuali diwajibkan oleh undang-undang.

Pengungkapan
1. Sumber: Tren Pasar: Custom ICs Based on RISC-V Will Enable Cost-Effective IoT Product Differentiation oleh Amy Teng (Gartner, 5/6/2020)
2. Sumber: The Journey of RISC-V Implementation oleh Ted Marena (AllAboutCircuits.com, 10/9/2019)
3. Sumber: WD Rolls its own RISC-V Core (Laporan mikroprosesor, 4/2/2019).
4. Sumber: How Data-Centric Applications Can Capitalize on RISC-V Processor Innovation oleh Ted Marena (AllAboutCircuits.com, 20/3/2019).
5. Sumber: CHIP Alliance’s Newly Enhanced SweRV Cores Available to All for Free (CHIP Alliance, 14/5/2020)

RISC-V

Mengoptimalkan kekuatan data melalui prakarsa RISC-V

RISC-V merupakan ISA terbuka yang mewujudkan era baru inovasi prosesor.