RISC-V

Solutions pour les besoins informatiques de prochaine génération

Libérer la puissance des données grâce aux initiatives RISC-V

Le modèle open source, démontré par le succès de Linux®, dispose désormais d'une plateforme matérielle au sein de RISC-V afin d'ouvrir la voie à la prochaine génération d'innovations. Ensuite, la configurabilité offerte par RISC-V est inégalée. En s'appuyant sur la flexibilité et la collaboration ouverte offertes par l'architecture RISC-V, Western Digital est en mesure de créer des processeurs dédiés aux applications centrées sur les données.

RISC-V est une architecture de jeu d'instructions open source qui ouvre la voie à des innovations dans le traitement des données.

Sélection de vidéos

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RISC-V 2020 Summit : l'inéluctable progression de RISC-V (en anglais)

Stockage et informatique de nouvelle génération évoqués lors du discours d'ouverture du RISC-V Summit 2020 de Western Digital. Siva Sivaram s'exprime sur le premier SoC RISC-V SweRV Core dans un prototype de SSD. Mises à jour de la gamme SweRV Core et invitation à collaborer sur une norme de mémoire unifiée pour un traitement hétérogène.

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RISC-V Summit 2020 : feuille de route du matériel informatique open source - Zvonimir Bandic, Président, CHIPS Alliance (en anglais)

Le jeu d'instructions (ISA) ouvert de RISC-V a permis le développement d'une nouvelle génération d'architectures de traitement. La CHIPS Alliance, un consortium qui développe du matériel open source, permet aux entreprises, aux organisations à but non lucratif, aux particuliers et aux universités de collaborer afin de résoudre la prochaine génération de défis induits par le traitement. Découvrez les avancées réalisées par la CHIPS Alliance, notre feuille de route et notre vision pour l'avenir du matériel open source.

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RISC-V Summit 2019 : RISC-V et la Chips Alliance répondent aux nouvelles exigences informatiques (en anglais)

Conférence de la CHIPS Alliance au RISC-V Summit 2019 relative à l'organisation et aux dernières initiatives de développement.

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Démonstration de la configuration d'une structure de mémoire pour la cohérence OmniXtend avec RISC-V et Tofino (en anglais)

Une vidéo détaillée expliquant comment configurer une démo OmniXtend. Cette démo utilise deux cartes FPGA et un commutateur Ethernet programmable. Elle explique comment programmer les cartes FPGA et le code P4 nécessaires pour fonctionner sur le commutateur.

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RISC-V Summit 2020 : Mise à l'échelle cohérente et protocole de démarrage Omnixtend - Dejan Vucinic, Western Digital Corporation (en anglais)

OmniXtend est devenu la norme de facto pour la construction de systèmes RISC-V multi-socket. Les efforts récents au sein du groupe de travail Interconnects de la CHIPS Alliance ont abouti à la définition d'un protocole d'initialisation et de configuration qui permet de construire des systèmes massivement parallèles de taille arbitraire.

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RISC-V Summit 2019 : Une architecture ouverte et cohérente centrée sur la mémoire grâce au RISC-V (en anglais)

Mise à jour technique d'OmniXtend, une structure de mémoire basée sur Ethernet pour la cohérence de cache.

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RISC-V Summit 2020 : où est le port Glibc 32 bits ? (en anglais) - Alistair Francis, Western Digital

Cette conférence abordera le problème de dépassement d'entier du bug de l'an 2038 (Y2038) et ce qui est fait pour le résoudre. Elle décrira comment et pourquoi ce problème s'applique au port glibc RISC-V 32 bits.

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RISC-V Summit 2019 : Western Digital, le sponsor principal, présente la densité de taille du code généré par le compilateur GCC (en anglais)

Les dernières améliorations en termes de densité du code compilé avec GCC pour RISC-V.

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Énoncés prospectifs
Cette page Web peut contenir des énoncés prospectifs dont, entre autres, des déclarations concernant notre gamme de produits et de technologies, les capacités, les compétences, les applications, ainsi que le marché de nos produits, nos stratégies et opportunités de croissance, et les tendances du marché. Ces énoncés prospectifs sont soumis aux risques et aux incertitudes qui peuvent être à l'origine de différences sensibles entre les résultats réels et ceux mentionnés ou suggérés dans les énoncés prospectifs. Les risques et les incertitudes sont abordés plus en détail dans les dossiers de Western Digital Corporation déposés auprès de la Securities and Exchange Commission (SEC) aux États-Unis, y compris notre rapport périodique le plus récent. N'hésitez pas à les consulter. Les lecteurs sont priés de ne pas se fier indûment à ces énoncés prospectifs. Nous ne nous engageons pas à les réviser publiquement en fonction de nouveaux événements ou de nouvelles circonstances, sauf disposition contraire prévue par la loi.

Avertissements
1. Source : Market Trends: Custom ICs Based on RISC-V Will Enable Cost-Effective IoT Product Differentiation (en anglais ; Tendance des marchés : des circuits intégrés personnalisés basés sur RISC-V permettront aux produits IoT de se démarquer au niveau rentabilité) - Amy Teng (Gartner, 05/06/2020)
2. Source : The Journey of RISC-V Implementation (en anglais ; Le parcours de la mise en œuvre de RISC-V) - Ted Marena (AllAboutCircuits.com, 10/09/2019)
3. Source : WD Rolls Its Own RISC-V Core (en anglais ; WD déploie son propre noyau RISC-V) (Microprocessor report, 04/02/2019).
4. Source : How Data-Centric Applications Can Capitalize on RISC-V Processor Innovation (en anglais ; Comment les applications centrées sur les données peuvent-elles tirer parti de l'innovation du processeur RISC-V ?) - Ted Marena (AllAboutCircuits.com, 20/03/2019).
5. Source : CHIP Alliance's Newly Enhanced SweRV Cores Available to All for Free (en anglais ; Les cœurs SweRV nouvellement améliorés de CHIP Alliance sont disponibles gratuitement pour tous) (CHIP Alliance, 14/05/2020)