RISC-V : soutenir
les architectures informatiques
de prochaine génération

Prise en charge d’un écosystème RISC-V


RISC-V est une architecture de jeu d'instructions open source qui ouvre la voie à des innovations dans le traitement des données. Afin d’accélérer davantage le développement des interfaces standard ouvertes et des architectures de traitement RISC-V, Western Digital propose trois innovations open source conçues pour soutenir ses efforts de développement internes autour du RISC-V ainsi que ceux de l’écosystème associé en plein essor.

Nouveau coeur SweRV Core 1.1 et ISS SweRV

Le SweRV Core™ EHX1 de Western Digital est un coeur 32 bits superscalaire de degré 2 doté d’un pipeline de neuf étages. La version 1.1 du coeur SweRV Core est sa version la plus récente. Elle offre des améliorations de performance, des corrections de bogues et des capacités de suivi et de débogage optimisées. Avec une performance de simulation atteignant 5 CoreMark/MHz 1 et un faible encombrement, il offre des capacités attractives pour les appareils embarqués prenant en charge des applications aux volumes de données importants, notamment celles inhérentes aux contrôleurs de stockage, à l'IdO industriel, aux analyses en temps réel des systèmes de surveillance et à d'autres systèmes connectés. Cette conception peu énergivore est associée à une cadence à la fréquence maximale de 1,8 GHz 1 avec une gravure en 28 nm (technologie CMOS). Le SweRV Core sera utilisé dans les produits Western Digital dans les années à venir. Le SweRV Core 1.1 est en open source pour que la communauté RISC-V puisse l’utiliser et y apporter sa contribution.

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L’ISS™(Instruction Set Simulator) SweRV est également disponible avec une prise en charge complète du banc d’essai afin de valider les coeurs RISC-V. L’ISS open source a été développé indépendamment du coeur SweRV afin de s’assurer que les coeurs RISC-V exécutent les instructions correctement. L’ISS SweRV modélise les mémoires étroitement couplées, les caches, les interrupteurs et plus encore. Il a été utilisé pour simuler et valider de manière rigoureuse le coeur SweRV avec plus de 10 milliards d’instructions exécutées.

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OmniXtend

OmniXtend™ est le catalyseur d’innovations au niveau des architectures de centres de données, de l’accélération des calculs dédiés et des micro-architectures de processeur

Risc-V WesternDigital avec structure d’interconnexion Ethernet

OmniXtend™ est une nouvelle approche ouverte destinée à assurer la cohérence de cache sur une structure Ethernet. Cette architecture système orientée mémoire fournit des interfaces standard ouvertes pour l’accès et le partage de données entre processeurs, accélérateurs d’algorithmes d’apprentissage automatique, unités de traitement graphique (GPU), FPGA et autres composants. Il s’agit d’une solution complètement ouverte permettant de relier efficacement la mémoire persistante aux processeurs ; elle offre en outre la possibilité de prendre en charge les futurs maillages avancés qui relieront les composants de calcul, de stockage, de mémoire et d’E/S.

Risc-V WesternDigital avec mise en œuvre OmniXtend

La configurabilité et la nature ouverte de l’architecture RISC-V contribuent à rendre OmniXtend possible. Cela commence avec un bus à structure ouverte pour la cohérence du cache, disponible avec RISC-V. Ensuite, une mise en œuvre sérialisant ce bus et le transportant via une interconnexion Ethernet permet à cette infrastructure réseau d’exister. Western Digital s’est associé à Barefoot Networks et a exécuté OmniXtend via un commutateur Tofino.

Téléchargements en vedette

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Des innovations pour un monde centré sur les données

Communiqué de presse

Western Digital optimise l’ouverture de PlatformIO et étoffe son portefeuille RISC-V pour accélérer l’innovation centrée sur les données

4 avril 2019

Western Digital Corp. (NASDAQ : WDC) a annoncé aujourd’hui son nouveau partenariat stratégique avec PlatformIO Labs, OÜ, en collaboration avec SiFive, Inc. pour étendre...

RISC-V Foundation

Événement

Événements RISC-V

4 avril 2019

La RISC-V Foundation organise régulièrement des événements et des ateliers. Participez à un événement près de chez vous.

Structure pour la cohérence de cache OmniXtend

Vidéo 

Processeurs de centre de données avec interfaces OmniXtend pour le partage de mémoire et l'accélération des charges de travail de l'IA

13 mars 2019

Présentation de Paul Loewenstein de Western Digital le 13 mars 2019, dans le cadre du RISC-V Workshop Taiwan, à l'Ambassador Hotel de Hsinchu, à Taïwan.

NAS basé sur RISC-V

Vidéo 

Sommet RISC-V 2018 WDC | Atish Patra

1er février 2019

Une solution NAS basée sur RISC-V ; Assistez à la présentation d'un NAS compatible Linux et basé sur RISC-V utilisant un disque SMR. Il s’agit d’un projet entièrement en open source.

Vidéo de structure pour la cohérence de cache OmniXtend

Vidéo 

Sommet RISC-V 2018 WDC | Dejan Vucinic

1er février 2019

OmniXtend, une structure ouverte qui assure la cohérence de cache ; Découvrez comment RISC-V permet à une solution ouverte de maintenir la cohérence du cache sur une structure d’interconnexion Ethernet.

Application RISC-V

Vidéo 

Sommet RISC-V 2018 WDC | Curt Brune

1er février 2019

RISC-V à la conquête de l'environnement ONIE (Open Network Install Environment) ; Découvrez l’avis de Curt Brune sur RISC-V et pourquoi il souhaite rapprocher l'environnement ONIE et l’architecture RISC-V.

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