RISC-V

Die Antwort auf die Rechenanforderungen der nächsten Generation

Mit RISC-V-Initiativen das Potenzial von Daten optimal nutzen

Das durch den Erfolg von Linux® bewährte Open-Source-Modell verfügt nun mit RISC-V über eine Hardwareplattform, sodass Innovationen weiter vorangetrieben werden können. RISC-V bietet so viele Konfigurationsoptionen wie kein anderes Konzept. Durch die offene Kollaboration sowie die Flexibilität von RISC-V kann Western Digital Prozessoren entwickeln, die exakt auf die Anforderungen datenzentrierter Anwendungen abgestimmt sind.

RISC-V ist eine offene Befehlsarchitektur, die eine neue Ära der Prozessorinnovation einläutet.

Videos zum Thema

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RISC-V Summit 2020: Die Entwicklung von RISC-V

Keynote vom Western Digital RISC-V Summit 2020 zu Speicher- und Rechentechnologien der nächsten Generation. Siva Sivaram spricht über Western Digitals erstes RISC-V SweRV Core SoC in einem SSD-Prototypen. Aktuelles zur SweRV Core-Familie und Einladung zur Mitarbeit an einem vereinheitlichten Speicherstandards für heterogene Datenverarbeitung.

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RISC-V Summit 2020: Die Open-Source-Hardware-Roadmap – Zvonimir Bandic, Chairman, CHIPS Alliance

Die offene Befehlssatzarchitektur RISC-V ermöglicht eine neue Generation von Prozessorarchitekturen. Heute können Unternehmen, Non-Profit-Organisationen, Einzelpersonen und Bildungseinrichtungen innerhalb des Open-Source-Konsortium CHIPS Alliance gemeinsam an der nächsten Generation von Datenverarbeitungslösungen arbeiten. Erfahren Sie mehr über die bisherigen Erfolge der CHIPS Alliance, unsere Roadmap und unsere Zukunftspläne im Bereich Open-Source-Hardware.

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RISC-V Summit 2019: RISC-V und Chips Alliance zu aktuellen Anforderungen bei der Rechenleistung

CHIPS Alliance-Keynote auf dem 2019 RISC-V Summit mit Vorstellung der Organisation und Informationen zu aktuellen Entwicklungen.

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Demo zur Einrichtung des kohärenten Speicher-Fabrics OmniXtend mit RISC-V und Tofino

Video mit detaillierter Erläuterung zur Einrichtung eines OmniXtend-Demo. Dieses Demo nutzt zwei FPGA-Boards und einen programmierbaren Ethernet-Switch. Es erläutert die Programmierung der FPGA-Boards und den P4-Code, der auf dem Switch ausgeführt werden muss.

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RISC-V Summit 2020: Omnixtend Boot Protocol und Coherent Scaleout – Dejan Vucinic, Western Digital Corporation

OmniXtend ist zum De-Facto-Standard bei Mehrsockel-RISC-V-Systemen geworden. Die Interconnects Workgroup innerhalb der CHIPS Alliance definierte kürzlich ein Initialisierungs- und Konfigurationsprotokoll, das massiv parallele Systeme beliebiger Größe möglich macht.

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RISC-V Summit 2019: Eine offene und kohärente speicherzentrische Architektur auf Basis von RISC-V

Technisches Update zu OmniXtend, einem Cache-kohärenten Ethernet-basiertem Speicher-Fabric

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RISC-V Summit 2020: Wo ist der 32-Bit Glibc-Port? – Alistair Francis, Western Digital

Hier geht es um das Unix Überlaufproblem im Jahr 2038 und mögliche Abhilfe. Es wird erläutert, wie und warum dies den 32-Bit Glibc-Port betrifft.

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Zukunftsgerichtete Aussagen
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Angaben
1. Quelle: Markttrends: Custom ICs Based on RISC-V Will Enable Cost-Effective IoT Product Differentiation von Amy Teng (Gartner, 05.06.2020)
2. Quelle: The Journey of RISC-V Implementation von Ted Marena (AllAboutCircuits.com, 10.09.2019)
3. Quelle: WD Rolls its own RISC-V Core (Microprocessor report, 04.02.2019).
4. Quelle: How Data-Centric Applications Can Capitalize on RISC-V Processor Innovation von Ted Marena (AllAboutCircuits.com, 20.03.2019).
5. Quelle: CHIP Alliance’s Newly Enhanced SweRV Cores Available to All for Free (CHIP Alliance, 14.05.2020)